Булах Дмитрий Александрович
к.т.н., доцент кафедры ПКИМС

Лингвистические средства проектирования

Курс "Лингвистические средства проектирования" читается студентам 4 курса института ИнЭл, обучающимся по профилю "Интегральная электроника и наноэлектроника" (группы ЭН-41, ЭН-42, ЭН-43) в восьмом (весеннем) семестре.

План курса:

  • 10 лекций;
  • 5 лабораторных работ;

Самостоятельная работа к лекциям не предусмотрена

Изучение дисцины "Лингвистические средства САПР" заканчивается зачётом.


КРАТКАЯ АННОТАЦИЯ

Лекционный материал предусматривает изучение назначения и синтаксических конструкций языка Verilog HDL, позволяющих описывать схемы на различных уровнях абстракции. Приводятся примеры использования параллельных и последовательных конструкций языка, операторов генерации. Даётся краткое сравнение языков Verilog HDL и VHDL.

Лабораторные работы посвящены разработке описания комбинационных и последовательностных схем.

Материалы к лекциям

Лекция Рассматриваемые вопросы Презентация PDF

Лекция 1

Введение в проектирование цифровых устройств на языке Verilog HDL

Основы языков описания и моделирофания цифровых схем. Синтаксис языка Verilog. Описание инфтерфейса и архитектурного тела.


Лекция 2

Основы описания модулей

Синтаксис описания модулей: карта портов, параметризованные модули. Синтаксис описания кнструкций для различных уровней абстракции: структурного, регистрового, поведенческого.


Лекция 3

Разработка поведенческого описания

Синтаксис описания процедурных блоков. Блоки initial. Описание функций и задач.


Лекция 4

Последовательные и параллельные операторы

Последвательные операторы: условия, циклы. Параллельные операторы: инстанцирование компонентов, генерация описаний.


Лекция 5

Сравнение языков Verilog HDL и VHDL

Сравнение синтаксиса для описания интерфейсной части, задания функционировани: структурного, регистрового, поведенческого. Написание тестового окружения. Запуск и моделирование симулятором ghdl.


Лекция 6

Параметризованное описание

Параметризованное описание модулей. Табличное описание. Описание задержек. Алгоритмы моделирования ЦИС.


Лекция 7

Задержки в Verilog HDL

Реализациция транспортных и инерциальных задержек. Блок specify. Формат SDF.


Лекция 8

Логический синтез цифровых схем

Методы синтеза конструкций HDL языков. Формат Liberty. Программа YOSYS.


Тематика лабораторных работ

Все лабораторные работы выполняются в лабораториях ВЦ МИЭТ в ОС Windows с использованием виртуальных машин.

Лабораторная работа Рассматриваемые вопросы Материалы

Задание 1

Знакомство со средой проектирования. Моделирование простых комбинационных вентилей. Временное и функциональное моделирование.

Образ виртуальной машины доступен по ссылке.

Сделал для вас краткое описание того, как работать с виртуальной машиной.

Задание: для каждого из элементов представить описание и тестовое окружение, показать результаты моделирования, иллюстрирующие корректность описания.

Важно:

  1. не должно быть идентичных входных воздействий на разных входах многовходовых элементов;
  2. необходимо так подобрать входные воздействия, чтобы каждый из выходов переключился как минимум два раза.


Задание 2

Описание и моделирование комбинационных схем.

Задание: для схемы согласно варианту представить:

  1. структурное описание всей схемы;
  2. поведенческое описание всей схемы.

Важно: на входах необходимо перебрать всю таблицу истинности, все комбинации входных воздействий;


ЭН-41

ЭН-42

ЭН-43

Задание 3

Описание и моделирование последовательностных схем.

Задание: для схемы согласно варианту представить:

  1. структурное описание всей схемы;
  2. поведенческое описание всей схемы;
  3. любой вариант опсиания, выполненный на языке VHDL.

Важно: необходимо в едином моделировании показать всю таблицу истинности.


ЭН-41

ЭН-42

ЭН-43

Ваши преподаватели

Лектор

Дмитрий Булах
Булах Дмитрий Александрович

к.т.н., доцент кафедры ПКИМС

УспеваемостьОбновлено
30 апреля 2024

Итоговая аттестация

Вопросы появятся ближе к зачёту

Рекомендуемая литература

Клик по обложке - переход к файлообменнику

...
Поляков А.К.
Языки VHDL и Verilog в проектировании цифровой аппаратуры.

...
Бибило П.Н.
Основы языка VHDL.

...
Суворова Е.А., Шейнин Ю.Е.
Проектирование цифровых систем на VHDL.